随着背板和网络接口逐步迈入1至3 Gbits/秒的速度范围，那些最初在10 Gbits/秒领域进行设计的人，可能会面临一些新的挑战。这些挑战将成为决定信号质量的关键因素。不仅在单个器件层面，电路板的走线设计也会遇到不连续性问题，这些问题将影响电路板的布局以及基板材料的选择（例如FR4）。即使是形状正确、干净的传输信号，在接收端的表现也可能大相径庭。

10 Gbits/秒及以上的信号完整性问题

要表征10 Gbits/sec及以上速率下的背板和线卡的信号完整性问题，需要同时从板级和设备级进行设计可视化。适当的均衡可以有效恢复信号路径中发生退化的信号。

尽管系统开发人员必须跟踪高速设计中各器件的均衡和纠错功能，但在10G设计中，PCB设计师被视为信号完整性保障的“看门人”。当设计考虑到板级和器件级时，常见的信号完整性问题可能会来自以下几个方面：

1. PCB布局：例如过孔存根的使用可能会显著影响数十吉比特数据通道的完整性。高级设计中采用的加扰技术，尤其在从8B/10B编码转换为66B/64B编码后，可能会加剧交流耦合问题。过孔布局不当和交流耦合问题可能导致信号出现明显的基线漂移，而这些问题无法通过输入均衡来解决。此时，必须在设备和电路板级别制定设计规范，并实时监控眼图。

2. 信号路径不连续性：合理的信号端接和简洁的电路板布局可以有效应对信号路径中的不连续性。然而，当不连续性在复杂的多层板、表面贴装元件以及快速传输边缘速率的设备中传播时，问题便会变得复杂。过孔数量过多、接地过孔分布稀疏等问题，尤其是在开放区域的接地过孔，可能导致信号波导模式的出现。因此，接地过孔的间距应适当设计，以避免此类问题。

3. 边缘速率设计：器件的输出边沿速率对板级布局有重要影响。较快的边沿和上升时间可减少或消除对预加重或去加重的需求，这不仅可以减少串扰，还能降低功耗。优化边缘速率的设计可以有效减小信号完整性问题。

4. 发送均衡：发送端可以通过时钟驱动器在数字域内执行预加重、去加重或预补偿，或通过模拟方法使用基于时域的多重衰减滤波器来处理信号失真。

5. 接收均衡：高频设计需要更为复杂的多级模拟输入信号均衡方案。仔细的设计可以帮助在低成本的PCB材料（如FR4）上实现良好的信号完整性。

信号完整性监测与设计优化

发送和接收链中的均衡可以通过重定时器信号模拟均衡来补偿高频信号的损失。重定时器电路以及带有数字均衡器或决策反馈均衡器（DFE）的IC有助于缓解串扰和反射问题。

随着背板设计从单通道转向符合10GBASE-KR标准的多通道串行传输，以及线卡接口开发人员采用QSFP+、CFP、CXP等新型收发器模块，重定时器芯片的应用几乎是不可避免的。

嵌入式波形分析与测试

随着高速设计中越来越多的器件采用均衡技术，波形分析变得更加复杂。在100 Mbits/sec和1 Gbits/sec设计中，我们通常能看到干净的眼图，而在10 Gbits/sec及以上的设计中，噪声和衰减使得眼图几乎无法识别。许多半导体供应商已经开始在高速线卡中嵌入探头和测试点，以便能够直接从芯片级访问完整的波形数据。

通过在台架测试中实时监控眼图，以及使用嵌入式分析功能，设计人员可以获得更精确的信号质量监测。转向带有嵌入式测试功能的重定时器设备能够实现远程连续监控网络节点，进行自动保护切换等操作，本质上可以将示波器“置于”系统内的任意位置。这样可以专门用于子通道相位调制、信号鉴定和误锁检测等任务。

总结

随着10 Gbits/秒及以上的速率成为未来40 Gbits和100 Gbits系统设计的标准，今天的10 Gbits/秒设计方法将影响未来几代系统的设计。然而，设计人员必须意识到，通道速度超过3 Gbits/sec时，传统的设计方法（如单级线性均衡和没有嵌入式探头的波形观察）已无法满足要求。为应对10 Gbits/秒及以上的设计需求，必须采用更为先进的信号完整性解决方案，如多级均衡、嵌入式波形分析及重定时器技术。