在高速数字电路设计中，去耦电容（Decoupling Capacitor）是确保电源完整性的重要元件。高性能IC（如微处理器和FPGA）通常会产生较大的瞬态电流，而PCB上的电源与地平面存在寄生电感，会影响电源的稳定性。因此，正确的去耦电容布局至关重要。本文将探讨降低去耦环电感（Decoupling Loop Inductance）的方法，以优化PCB的电源完整性。

1. 为什么需要去耦电容？

1.1 瞬态电流需求

高速数字IC在运行时会出现电流突变。例如，大型微处理器的瞬时电流可能达到10A。随着IC的上升/下降时间缩短，瞬态电流变化率（di/dt）变大，对电源系统的响应能力提出更高要求。

1.2 PCB电感问题

PCB的电源和地平面存在一定的寄生电感。如果IC的瞬态电流流经这些导体，电感将导致电压波动，从而影响IC供电的稳定性。

1.3 解决方案：去耦电容

去耦电容提供一个局部的充电储能路径，以减少IC对电源轨的高频瞬态电流需求。去耦电容的电流路径必须尽可能短，以减少不必要的寄生电感。

2. 去耦环的电感问题

去耦电容的作用在于提供低阻抗的高频电流路径。然而，去耦电容与IC之间的电流环路（Decoupling Loop）存在电感，而较大的环路电感会降低去耦效果，导致电源噪声增加。因此，我们需要通过优化PCB布局来降低去耦环路电感。

3. 降低去耦电感的优化方法

3.1 使用相反方向电流的VIA布局

**VIA（过孔）**连接去耦电容与电源/地平面。通常，设计师会在去耦电容旁边放置VIA，如下图所示：

优化方法：

• 将VIA对紧密放置，以增加相互电感耦合。

• 采用相反方向电流流动的VIA对，减少每个VIA的等效电感。

原理：

• 电流流经VIA时，会产生磁场。

• 当两个VIA流向相反时，它们的磁场方向相反，磁场会部分抵消，从而降低整体电感。

• 这种方法可将去耦环的电感从1.1nH降低到0.7nH。

3.2 采用多个VIA降低总电感

传统设计中，每个去耦电容的正负极各采用一个VIA，但我们可以增加VIA数量，例如每个端子使用2~4个VIA，这样可以进一步降低电感。

原理：

• 多个并联的VIA使总等效电感降低。

• 当多个VIA并联时，总电感约为单个VIA电感的1/N（N为VIA数量）。

• 采用多个VIA的设计还能优化电流分布，使电流在地平面更大范围内均匀流动，减少局部电流密度导致的寄生电感。

需要注意的问题：

• VIA间距过小会增加相互电感，影响等效电感降低的效果。

• VIA过多可能会占用PCB空间，需要合理平衡。

3.3 减少电流路径长度

为了减少去耦环电感，应尽可能缩短电流路径，具体优化方法包括：

1. 将去耦电容放置在IC电源引脚附近，减少走线长度。

2. 使用短而宽的走线，减少走线电感。

3. 优先选择多层PCB，将电容直接连接到内层电源/地平面，以降低高频电感。

3.4 使用低电感封装的电容

不同封装形式的电容具有不同的寄生电感，例如：

• 0402封装的MLCC电容比0805封装的电感更低。

• 使用**倒装芯片（Reverse Geometry）**封装的电容（如0201 X2Y）可以显著降低电感。

4. PCB设计中的实际应用

在实际PCB设计中，我们可以采用以下优化策略：

1. 为每个IC引脚提供至少一个去耦电容，避免电流长路径回路。

2. 优先选择0402或0201封装的去耦电容，减少电容本身的寄生电感。

3. 使用多个VIA，并采用相反电流方向的VIA对，减少等效电感。

4. 尽量将电源层和地层相邻，减少电源分布结构的电感。

5. 结论

去耦电容在高速PCB设计中起着至关重要的作用，而降低去耦环路电感是提高电源完整性的关键。通过优化VIA布局、增加VIA数量、缩短电流路径、使用低电感封装的电容等方法，可以有效降低寄生电感，提高电源稳定性，从而优化IC性能。

在实际应用中，设计人员应根据IC功耗、PCB层数、电流路径等因素，合理选择去耦电容及VIA布局，以确保最佳的电源完整性和信号完整性。